Verilog er et formelt språk for å beskrive sammenkopling av digitale funksjoner til digitale kretser.

Verilog ble utviklet i 1983/84 av Phil Moorby og Prabhu Goel hos Automated Integrated Design Systems, senere Gateway Design Automation (GDA) som et språk for hardware modellering som skulle brukes av simulatorer som firmaet hadde utviklet og solgt.

I 1990 ble firmaet kjøpt av Cadence Design Systems Inc som fortsatt selger Verilogsimulatorene som ble utviklet av GDA.

VHDL var allerede etablert som et uavhengig språk og i konkurranse med dette ble Verilog i 1995 gjort tilgjengelig av IEEE som IEEE STD 1364-1995, kjent som Verilog-95.

Foreløpig siste revisjon er fra 2005. Videre revisjon av standarden håndteres av Accellera.

Verilog ble primært utviklet som et språk som skulle simuleres. I ettertid er det også utvidet med modeller for syntese, slik at en kretsbeskrivelse som er modellert og verifisert i Verilog kan syntetiseres til en beskrivelse som kan implementeres på en digital krets.

En som arbeider med utvikling av en ny funksjon eller en ny krets vil først gjøre en syntese av utkastet for å sjekke at det som er designet kan syntetiseres. Deretter vil man simulere nøye for å verifisere at funksjonen løser oppgaven sin riktig. Formell verifisering er en metode for å verifisere uten simulering

Foreslå endringer i tekst

Foreslå bilder til artikkelen

Kommentarer

Har du spørsmål om eller kommentarer til artikkelen?

Kommentaren din vil bli publisert under artikkelen, og fagansvarlig eller redaktør vil svare når de har mulighet.

Du må være logget inn for å kommentere.