VHDL

På 1980-tallet hadde det amerikanske forsvaret flere prosjekt for utvikling av raske integrert kretser (Very High Speed Integrated Circuit). VHDL ble utviklet som et språk for å kunne dokumentere disse kretsene. Kretsbeskrivelsen ble da gjerne oversatt fra en opprinnelig beskrivelse til VHDL. Senere har man utviklet simulatorer og synteseprogram som bruker VHDL slik at hele designprosessen kan gjøres i dette språket.

Ved definisjonen av VHDL har har man hentet mye fra programmeringsspråket Ada.

VHDL og Verilog er to standardiserte språk som benyttes for dette formålet. I tillegg finnes det fortsatt noen bedriftsinterne språk.

VHDL ble vedtatt som standard for første gang i 1987 av IEEE, IEEE Std 1076-1987. Foreløpig siste revisjon er fra 2008. Videre revisjon av standarden håndteres av Accellera.

Alt som kan beskrives med VHDL kan simuleres med et spesielt program og resultatet av dette kan betraktes på en skjerm eller samles i en fil for å sammenligne med andre simuleringer.

En kretsbeskrivelse kan syntetiseres til en beskrivelse som kan implementeres på en digital krets.

VHDL beskriver parallelle prosesser der aktiviteten kan være parallell i tid. Simulatoren beregner de forskjellige hendelsene individuelt, men har en god modell av tiden for når det skal skje og kan derfor sette opp riktig tid for de forskjellige hendelsene.

VHDL er aktivitetsstyrt eller hendelsesstyrt. Det medfører at en modell for en funksjon beregnes når en av inngangene til funksjonen skifter verdi.

En som arbeider med utvikling av en ny funksjon eller en ny krets vil først gjøre en syntese av utkastet for å sjekke at det som er designet kan syntetiseres. Deretter vil man simulere nøye for å verifisere at funksjonen løser oppgaven sin riktig. Formell verifisering er en metode for å verifisere uten simulering.